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fpga开发

UVM验证平台深度实战：从零构建可复用的AXI Stream验证环境

验证覆盖率到92%了，但流片回来还是出问题”——这是许多验证工程师的痛。问题的根源往往不是测试用例不够多，而是验证架构本身缺乏系统性和可复用性。本文将以一个工业级AXI Stream数据通路为例，手把手带你构建一套完整的UVM验证平台。你将学到：如何设计符合UVM规约的Agent架构Sequence与Sequencer的解耦策略Scoreboard的自检机制实现覆盖率收集的最佳实践前置要求：具备S

紫霄芯语
2026-07-21 09:22:43

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#fpga开发
直击COMPUTEX 2026 | 思尔芯联合Andes晶心科技展现EDA+IP硬核实力

每台虚拟机均运行基于 Llama2 架构的大语言模型。现场屏幕上不断运行着轻量级语言模型 “TinyStories”（参数量仅 4200 万），体量小巧，可高效运行于边缘设备，生动呈现了RISC‑V在边缘AI场景的应用潜力。本届展会以 “AI Together” 为主题，聚焦AI芯片、算力基础设施与具身智能，上演了一场AI时代的算力巅峰对决。他强调，思尔芯正通过构建开放生态，将IP、架构、评估与

 思尔芯S2C
2026-06-09 10:00:07

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#科技 #risc-v #人工智能 +1
AI生成FPGA代码为何难实现真并行

AI在生成FPGA代码时难以处理真正的并行性，而只能模拟伪并行，这本质上是由于与之间存在根本性差异。

zxopenlbl
2026-06-09 09:58:54

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#fpga开发 #人工智能
让 EDA 工具自己进化：多智能体如何改进百万行 ABC

系统的入口是知识启动，也就是在正式演化前，让智能体先理解 ABC 代码库和相关研究。另一类是中间结构和辅助信号，例如 AIG 节点数、边数、深度，mapper 预估面积和延迟，cut 数量、被剪掉的 cut、cut size，以及每个优化 pass 带来的结构变化。很多工具优化并不一定来自一条全新理论，而可能来自大量小改动的组合：一个更合适的 cut pruning 条件，一组更稳的 flow s

紫霄芯语
2026-06-03 10:40:50

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#fpga开发 #人工智能
约束驱动 Sign-off 方法论：从零散的约束到签核

约束问题留到最后才发现。你布完线跑 STA，发现 slack 差 200ps。改什么？改约束还是改 floorplan？不知道，因为你从来没验证过约束本身。约束写完后 → 约束完整性检查（check_timing + 人工判读）→ 综合 → CTS → SPEF → STA → 约束回归 → sign-off↑ 本篇重点工艺约束设计的核心理念周期大，约束宽松——uncertainty 0.5ns

闰土007
2026-06-02 18:02:20

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#fpga开发 #单片机 #嵌入式硬件
让 RTL 优化跑进真实 EDA 流程：Dr. RTL 如何用智能体改写芯片设计

结果显示，单次 Claude Opus 的 WNS/TNS/面积改善分别为 2.4%/2.8%/0.7%，RTLRewriter 为 4.9%/6.3%/3.1%，SymRTLo 为 7.1%/5.7%/1.4%，而 Dr. RTL 达到 21.3%/16.9%/5.8%。在商业综合作为基线的情况下，Dr. RTL 在全部 20 个设计上都带来了时序改善，平均 WNS 改善 21.3%，平均 TN

紫霄芯语
2026-06-02 15:07:18

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#fpga开发
让大模型写 Verilog，不靠一次猜对：EvolVE 用进化搜索改写 RTL 生成与优化

做 PPA 优化时，候选设计必须先通过全部测试，之后再比较面积和延迟的乘积。对功能生成来说，这种策略很合适，因为很多 RTL 错误具有局部可修复性，沿着高分路径深挖，往往能把接近正确的代码推到完全通过。更长的进化搜索又把结构从纯 output-stationary 推向 weight-output stationary hybrid，取消独立权重缓冲，改用直接权重插入和输入广播，延迟进一步降到 7

紫霄芯语
2026-06-01 10:25:18

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#fpga开发
多智能体如何重构芯片RTL代码生成与验证闭环

在真实的流片项目中，企业面对的是数以百万门计的庞大逻辑规模、高度复杂的跨时钟域问题、严苛的时序约束，以及绝对不能妥协的数据安全底线。如果发现结果不匹配，系统并不会把成百上千行的堆栈信息直接抛给主模型，而是通过解析器将波形文件转化为结构化的数据表格，精准定位到第一个发生信号不匹配的时间点，并将该时间点前后的局部信息提取出来，作为调试线索反馈给大模型。在传统的开发模式下，前端的架构设计大约需要投入15

紫霄芯语
2026-05-28 15:35:42

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#人工智能 #fpga开发
FPGA开发必看！quartus license获取/ Inter Quartus付费IP核License深度解析与获取

本文对比分析了Intel Quartus中免费IP核与付费IP核的特点与应用场景。免费IP核适用于教学、原型验证等基础项目，包含存储、接口、时钟管理等基础模块；付费IP核则针对5G通信、高速以太网、AI加速等高性能应用，提供优化算法和官方技术支持。文章详细列举了两类IP核的具体功能，并建议开发者根据项目需求合理组合使用，同时指出获取付费IP源码可提升定制化开发能力。最后强调在商业级高性能项目中，付

 FPGAmaster
2026-05-13 14:57:21

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#fpga开发
【深度分析】AI液冷真正可怕的，可能不是漏液，而是你根本看不见的“慢性腐蚀”

《液冷系统的隐形挑战：从硬件散热到化学健康管理》随着AI数据中心大规模部署液冷技术，行业关注点正从传统的漏液检测转向更隐蔽的系统健康问题。当单柜功耗突破100kW，冷却液质量成为关键的生命线——铜离子腐蚀、微生物滋生、化学添加剂消耗等慢性问题，可能悄然侵蚀整个集群的稳定性。新兴的冷却液健康监测技术正在填补这一空白，通过实时追踪铜离子浓度、杀菌剂效力等化学指标，将液冷系统的"亚健康状态

 Saniffer
2026-05-12 10:40:05

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#人工智能 #大数据 #运维 +4
【Cortex-Mx系列的SCB关键寄存器浅谈】之三：VTOR寄存器

本文详细介绍了ARM Cortex-M4中的VTOR（向量表偏移寄存器），该寄存器用于指定中断向量表在内存中的位置。文章通过Keil仿真示例展示了默认向量表地址0x08000000与Flash起始地址的关系，重点讲解了在Bootloader应用中如何通过VTOR实现向量表重定位，包括设置偏移地址(如0x20000)和注意事项(偏移量需为512字节整数倍)。最后指出VTOR为嵌入式系统提供了灵活的中

 21ic电子工程师
2026-04-17 15:51:03

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#fpga开发 #单片机 #嵌入式硬件
【市场洞察】一叶知秋 - 从2026年开年Quarch公司PCIe 6.0测试工具销售状况说起

英国Quarch公司2026年Q1报告显示，PCIe6.0测试市场正从实验室预研转向批量建测试工装阶段。报告指出三大趋势：1）热插拔/故障注入类产品占主导，Gen6产品首次超越Gen5；2）客户需求转向SSD、AI加速卡等在真实环境下的综合测试能力；3）头部企业如SanDisk、AMD等加大测试设备投入。Quarch正构建覆盖Gen6存储与AI硬件的测试生态，重点发展桌面化测试平台（如Aon）、功

 Saniffer
2026-04-14 10:33:11

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#测试工具 #fpga开发 #人工智能 +4
30.【RTL_Synthesis】Clock Domain Crossing（时钟域交叉）

**时钟域交叉（CDC）是芯片设计中极易出错的关键问题，当不同时钟域的信号交互时，可能因亚稳态导致数据错误。亚稳态发生在触发器采样时数据变化违反建立/保持时间要求，导致输出不确定。解决方法包括：1）两级触发器同步器，通过两级采样降低亚稳态概率；2）多比特传输技术，如格雷码（适合计数器）和握手协议（适合任意数据）；3）异步FIFO（高吞吐量场景）。设计时必须遵循同步器使用法则，如保护同步器不被优化、

啄缘之间
2026-04-09 09:18:20

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#fpga开发 #学习 #经验分享
25.【RTL_Synthesis】Synthesis Design Constraints (SDC)（综合设计约束（SDC））

SDC约束文件是芯片设计中的关键文档，它用Tcl语言定义了时序要求，相当于给EDA工具提供"时间表"。摘要如下： SDC文件包含时钟定义、输入输出延迟、伪路径和多周期路径等约束，指导时序分析工具准确验证设计。基本结构包括：时钟定义（周期、波形、生成时钟）输入/输出延迟（与外部设备的接口时序）设计规则（转换时间、电容等）采用变量化和模块化编写更易维护时钟约束是核心，需

 啄缘之间
2026-04-03 09:47:39

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#fpga开发 #学习 #经验分享
倒计时开始！Embedded World 2026，Enclustra邀你见证FPGA/SoC与物理AI的未来

你是否想过，一座城市如何实时“看见”每个街角的人流、车流，甚至自动识别突发状况？当AI从云端下沉到边缘，FPGA与物理AI的结合正在让这一切成为现实。2026年3月10日-12日，全球嵌入式顶级盛会——Embedded World 2026即将在德国纽伦堡拉开帷幕。Enclustra将携最新FPGA/SoC技术与物理AI创新成果，在3A馆331展位等你亲临体验！这里藏着嵌入式技术的全新可能，更有免

 Enclustra_China
2026-03-06 11:30:16

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#fpga开发
机器学习处理器（MLP）——针对AI优化的机器学习加速单元设计

本文档介绍了一系列基于Speedster®7t机器学习处理器（MLP）的参考设计。本设计展示了MLP的灵活配置能力，以及其与配套的块随机存取存储器（BRAM）和本地随机存取存储器（LRAM）结合，构建高性能、多模式矩阵与向量乘法系统的实现方式。

FPGA深度学习
2026-03-06 11:27:47

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#人工智能 #机器学习 #fpga开发 +3
Common-PWM-Out.144118720-RT-LAB帮助文档

每个在 PWM Out 模式下使用数字输出通道的 FPGA 位流都附带一个配置文件，其中列出了 LoadIn 端口、DataIn 端口号及其在系统中对应的载波位置。使用两个输入来生成 PWM 信号：载波频率和占空比。这些值通过目标计算机的 PCIe 总线，从 RT-LAB 模型通过位流的一个 DataIn 端口传输到 FPGA 位流。PWM 信号的形状由极性、互补信号之间的死区时间、初始相位定义。

shallwegzgdj
2026-03-06 06:41:25

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#fpga开发
基于FPGA从零手写CPU(1)

本人工科研二，做一些项目时，只知道调用库函数或者直接用AI生成代码，却完全摸不透 CPU 到底是怎么跑起来的，思来想去，决定逼自己一把 ——从 0 开始，基于 FPGA 手写一个简单的 CPU，目标先实现最基础的 RV32I 架构。它是整个 RISCV 体系的根，所有扩展指令（M/A/F/D/C 等）都基于它扩展。后续会每周更新，记录每一步的代码、踩坑、调试过程，新手友好，无废话纯实操。分支指令：

cat397
2026-03-06 01:37:28

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 9

#fpga开发 #risc-v #嵌入式
FPGA篇---DSP Slice：FPGA 的“算术加速引擎”

DSPSlice是FPGA中专用于高性能数字信号处理的硬核单元，通过专用乘法器和累加器实现高效运算。相比LUT实现的乘法器，DSPSlice具有GHz级运算速度、资源节省和流水线优势。其核心架构包含预加法器、乘法器、累加器等模块，支持级联实现长FIR滤波器和矩阵运算。典型应用包括数字滤波、FFT、AI推理和视频处理。设计优化建议使用IP核、平衡流水线深度和避免布线拥塞。DSPSlice显著提升了F

Ronin-Lotus
2026-03-05 23:34:54

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#fpga开发
FPGA篇---FPGA课程知识体系解析

FPGA课程作为电子信息类专业的核心课程，重点培养学生硬件思维和数字系统设计能力。课程涵盖数字逻辑基础、Verilog/SystemVerilog语言、开发工具链、时序约束、跨时钟域处理等核心内容，并强调仿真验证与软硬协同设计。随着技术发展，课程已扩展至HLS、异构计算、AI加速等前沿应用。学习路径分为基础语法、复杂设计、系统级设计和项目实战四个阶段。常见误区包括软件思维定式、忽视时序约束等。该课

 Ronin-Lotus
2026-03-05 23:08:12

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#fpga开发
FPGA AI 结合清单

AMD（Xilinx）适合模型推理的 FPGA/ACAP，核心是Versal AI 系列（带 AIE-ML）、Zynq UltraScale+（带 DPU）、Alveo 加速卡、Virtex UltraScale+，按场景分档推荐如下（2026 年最新）。适合数据中心、900GB/s CXL 全互联、大模型 / 多模型并发、低延迟推理。适合边缘 / 嵌入式、中小模型、低功耗、快速部署。适合服务器级

 ZPC8210
2026-03-05 18:39:25

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#fpga开发
NVIDIA Jetson AGX Orin：驱动边缘智能革命的“超级计算机”

NVIDIA Jetson AGX Orin，AI边缘计算核心平台

 FPGA-ADDA
2026-03-04 14:28:52

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#人工智能 #fpga开发
Microchip推出全新电源模块，提升AI数据中心功率密度与能效

Microchip负责模拟电源与接口业务部的副总裁Rudy Jaramillo表示：“通过利用包括 PCIe® Switchtec™ 技术、FPGA、MPU 以及 Flashtec® NVMe® 控制器在内的 Microchip 全方位解决方案， MCPF1525电源模块可助力客户实现高性能数据中心及工业计算应用所需的系统效率、可靠性与可扩展性。Microchip提供广泛的DC-DC电源模块系列，

luluningmeng1
2026-03-02 10:19:00

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#人工智能 #fpga开发
多FPGA 进行模型推理

可行，且是高性能 AI 推理的标准方案PCIe/CXL/Ethernet/ 自定义 MGT必须有，片上 + 片外 + 片间缓存缺一不可多 FPGA 推理：可行，且是大模型加速标配通信：PCIe/CXL/MGT 高速串行存储：片上 BRAM + 片外 HBM/DDR5 必须有你现在需要的是能直接落地的多 FPGA 模型推理切分策略，我会按「易实现→高性能」的优先级，给你 3 类核心策略，每个策略都包

 ZPC8210
2026-03-02 10:06:55

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#fpga开发
从英伟达电话会看Agentic AI推理与FPGA价值

在功耗受限的边缘场景，这往往是能不能部署的决定性因素。同时，低功耗意味着更高的能效比，在规模化的行业客户面前，能效比的差异会被放大成真金白银的竞争力。2026年2月，英伟达发布2026财年Q4财报：营收681亿美元，同比增长73%，数据中心业务增长75%——预期中的超预期。GPU 在高吞吐场景中无可争议地占据主导，但低延迟、高能效、可定制的场景，正是 FPGA 的用武之地。ALINX 作为国内领先

 ALINX技术博客
2026-02-27 17:42:43

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#人工智能 #fpga开发
如何写好一份SDC——结构篇

本文主要介绍了数字IC设计中SDC（Synopsys Design Constraints）文件的基本组成部分及其约束方法。首先阐述了时钟定义的三类方式：外部时钟（create_clock）、派生时钟（create_generated_clock）和虚拟时钟，并详细说明了各自的定义场景和语法。其次讲解了时钟关系声明，包括异步关系（-asynchronous）、逻辑互斥（-logically_exc

qq_39254671
2026-02-27 15:35:04

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#fpga开发 #单片机 #嵌入式硬件
SystemVerilog 线程通信：事件、旗语与信箱

本文将深入探讨 SV 原生的三大通信神器：事件（Event）、旗语（Semaphore）和信箱（Mailbox）

zd123256
2026-02-26 16:02:22

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#fpga开发 #经验分享
解锁毕业论文“超能力”：书匠策AI的六大智能魔法全揭秘

对于无数毕业生而言，毕业论文堪称学术生涯的“终极挑战”——选题撞车、逻辑混乱、查重不过、格式抓狂……这些难题如同游戏中的“大BOSS”，让无数人焦头烂额。但如今，一款名为的智能工具正以“学术外挂军团”的姿态登场，用六大核心功能重构论文写作流程，让“地狱级挑战”秒变“通关游戏”。访问书匠策AI官网（），或微信公众号搜一搜“书匠策AI”，一起解锁这场学术革命的“超能力”吧！

书匠策AI学术
2026-02-15 10:06:29

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#人工智能 #模拟退火算法 #leetcode +4
电平交叉采样 (Level-Crossing Sampling)

电平交叉采样 (LC Sampling)是一种“按需分配”的采样技术。在可穿戴设备和物联网 (AIoT)领域，它解决了“电池焦虑”和“数据冗余”的核心矛盾。它不再盲目地记录数据，而是只记录有意义的变化，并以最精简的脉冲形式直接喂给类脑芯片 (SNN) 进行处理，是实现Always-on（全时在线）监测的关键前端技术。

kanhao100
2026-02-12 22:13:10

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 24

#算法 #fpga开发
学术“变形记”：书匠策AI如何让本科论文写作“破茧成蝶”

书匠策AI的格式自动调整功能，像一位专业的排版师，支持《中国社会科学》《管理世界》等300余种期刊的专属模板，自动调整页边距、行距、图表标注等细节。无论是选题生成、文献处理、逻辑构建，还是格式规范、虚拟实验，它都能成为你学术道路上的“得力助手”。例如，研究“人工智能在医疗诊断中的应用”时，系统会优先推荐近三年发表在《柳叶刀》《自然医学》等顶刊的论文，并标注高被引文献。例如，输入关键词“在线教育”，

书匠策AI学术
2026-02-12 10:28:47

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#人工智能 #基带工程 #arm开发 +4
续写《verilog中parameter的计算》

本文分析了Verilog代码中参数计算存在的问题及改进方案。原代码在计算Fcw时存在32位整数溢出风险，导致计算结果错误。AI建议使用64位强制运算，并优化代码可读性。实测验证发现改进后功能正常，但DDS计时存在约±1个时钟周期的抖动。文章提供了完整的改进代码，包含64位参数计算、32位累加器和计时检测逻辑，通过Modelsim仿真和上板测试验证了解决方案的有效性。

三两醇
2026-02-11 20:56:15

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 11

#fpga开发
绿算 NVMe RAID加速卡

摘要：国产绿算NVMe RAID加速卡针对大语言模型推理中的KVCache瓶颈提出创新解决方案。该硬件采用纯硬件RAID逻辑和NVMe命令/数据分离传输机制，支持16块NVMe SSD，实现微秒级延迟和40GiB/s以上带宽。在8盘RAID0配置下，4KB随机读IOPS超3600k，可将长上下文推理速度提升2-4倍。该方案完全自主可控，支持超融合和分离两种部署模式，相比网络存储方案延迟降低50%以

 LUISUAN_TECH
2026-02-10 19:00:00

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#人工智能 #fpga开发 #数据库 +3
焊过DDR3的我算明白了，这次内存涨价根本不是“供需“这么简单

从晶圆产能、FPGA测试瓶颈到AI算力吞金，带你拆解内存涨价的技术+商业双重逻辑上周给测试板换DDR3缓存，采购同事甩过来的报价单差点让我把FPGA测试脚本删了：才半个月，单颗DDR3颗粒涨了22%。一开始我以为又是供应链老套路——无非是某个港口堵了、某条生产线炸了这种"传统艺能"。结果查了3天晶圆厂稼动率、原厂测试良率报告、AI厂商的抢单数据才发现：这次涨价的水，比调AXI总线时序约束还深。

FPGA技术联盟
2026-02-10 15:52:22

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 10

#fpga开发
FPGA神经网络功耗稳定性监控的优化策略与实战指南

2026年AI驱动测试技术趋势分析：FPGA硬件加速与功耗优化成为热点，通过LSTM预测模型和Verilog资源优化可降低30%功耗。实战案例显示，电商支付系统经FPGA优化后稳定性提升35%，维护成本降低58%。未来趋势指向自主决策测试与太空互联网等新兴领域，测试从业者需掌握AI工具与合规要求，实现流量与专业价值双赢。（149字）

2501_94456679
2026-02-10 08:37:06

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#fpga开发 #神经网络 #人工智能 +4
企业级RAG系统架构实战：从朴素实现到高可用生产环境的进化之路

本文深入探讨了企业级检索增强生成(RAG)系统的架构设计与优化策略。RAG作为大模型落地的关键技术，通过分层架构实现知识检索与生成的协同优化。文章详细解析了从数据索引、检索策略到生成优化的全流程，包括智能文档解析、多向量表示、混合检索架构、查询意图理解等核心技术。同时提出了生产级部署的高可用架构方案和性能优化策略，并构建了多维度评估体系。随着技术发展，RAG将向多模态、智能代理化和边缘计算方向演进

 Blossom.116
2026-02-09 16:38:24

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#系统架构 #人工智能 #数据库 +4
IX7024@ACP#7024 PCIe 3.0 交换芯片规格参数剖析及应用场景总结

本文详细解析了一款PCIe交换芯片的核心规格参数与应用场景。该芯片采用BGA封装，支持24条PCIe3.0通道，最大数据传输速率8Gb/s，具备多模式配置能力。功能特性包括支持多播、消息和点对点传输，提供多种电源管理方案，并配备丰富的外设接口。电气特性方面详细规定了I/O参数、时钟特性和信号阻抗要求。产品适用于服务器GPU扩展、存储系统、工业控制等多个领域，可满足AI训练、企业存储等高性能场景需求

 ACP广源盛13924625673
2026-02-09 11:43:35

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#fpga开发 #单片机
从零构建企业级AI Agent系统：多智能体协作架构的实战密码

摘要：2024年大模型应用正经历向AIAgent的范式转变，企业级Agent架构需具备感知-决策-执行-记忆闭环能力。核心支柱包括：1）ReAct推理框架的工程化实现，解决工具调用与死循环问题；2）MCP协议标准化工具系统；3）三级记忆架构（工作/短期/长期）与混合检索技术；4）分层规划系统。多智能体协作通过AutoGen等框架实现角色分工与消息驱动，关键技术挑战涵盖容错熔断、可观测性调试及组织级

 Blossom.116
2026-02-06 20:10:26

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#人工智能 #fpga开发 #深度学习 +4
从“金鱼记忆“到“超级大脑“：2025年AI智能体记忆机制与MoE架构的融合革命

2025年AI智能体迎来重大突破，字节跳动Seed团队研发的M3-Agent-Memorization系统通过模拟人类海马体机制，实现记忆保存周期提升300%和决策速度提升2.3倍。该系统采用三级记忆架构：感知缓冲模块进行特征提取、情境关联模块建立记忆联系、神经突触存储模块实现长期保存。结合细粒度MoE（混合专家）架构，智能体能按记忆类型动态激活专业模块，在医疗诊断等场景中展现优势，如罕见病误诊率

 Blossom.116
2026-02-05 17:42:26

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#人工智能 #fpga开发 #单片机 +4
【202601芯动态】全球 FPGA 异构热潮，ALINX 高性能异构新品预告

该系统集成了 Vera CPU 、Rubin GPU、NVLink 6 交换机、ConnectX - 9 SuperNIC、BlueField - 4 DPU、Spectrum - 6 以太网交换机，加速主流 AI 应用。，通过 CPU、FPGA、GPU 协同构建异构计算平台，以满足不同 AI 与数据密集型任务的性能与效率需求。2026 年初，中国监管机构已经逐步放行部分英伟达 H200 AI 计

 ALINX技术博客
2026-02-05 15:47:30

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#fpga开发 #人工智能
基于 FPGA 与多模态 AI 的医用红外热成像辅助诊断系统（全栈解析）

本项目研发了一套基于FPGA与多模态AI的医用红外热成像辅助诊断系统"热脉智诊"。系统采用640×480高清红外模组，通过FPGA实现实时预处理，结合YOLOv11穴位定位和双流网络疾病诊断，构建从硬件采集到云端智能的闭环解决方案。创新性地提出2000级HSV伪彩增强技术，显著提升图像质量。临床验证显示早期筛查准确率超90%，同时硬件成本降低40%以上。系统实现了中医穴位自动定

 得之我幸，失之我命
2026-02-02 16:23:10

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 17

#目标检测 #pytorch #fpga开发 +2
书匠策AI：教育论文的“数据魔法师”，让你的研究结论自带科学滤镜

通过书匠策AI的“方法模块库”，她选择“多元线性回归”模块后，系统生成SPSS代码，运行后直接获得标准化回归系数、显著性水平等关键指标，省去查阅教程、调试代码的8小时。，微信公众号搜一搜“书匠策AI”）通过虚拟实验、智能代码、动态图表、争议预测等功能，让数据分析从“技术苦力”变成“创作乐趣”，让数据真正成为论文的“灵魂舞者”。，微信公众号搜一搜“书匠策AI”），正用AI黑科技帮研究者们“一键通关”

书匠策AI学术
2026-02-01 10:18:09

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#人工智能 #intellij-idea #数据分析 +4
从数字大脑到物理实体：具身智能时代的大模型微调与部署实战

2025年，具身智能（Embodied Intelligence）正从实验室走向产业化，推动AI从数字大脑向物理实体转变。本文解析了面向具身智能的大模型微调技术，提出"云端大脑+端侧小脑"分层架构，通过LoRA/QLoRA实现参数高效微调，在有限算力下保持性能。重点介绍了轻量化VLA（Vision-Language-Action）模型设计、三阶段渐进训练策略，以及TensorR

Blossom.116
2026-01-30 21:05:33

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#人工智能 #fpga开发 #深度学习 +4
把大模型当“FP8 计算器”：在一张 RTX 4060 上跑 7B 推理的 0.28 ms 极限优化

e4m3：1 符号位 + 4 指数 + 3 尾数，动态范围 ±240。输入缓存：128 token×2048 batch →。芯片：笔记本 RTX 4060（8 GB GDDR6）输入长度：128 token，输出长度：1 token。展开：4×4 Warps 拼成 64×64 瓦片，成本：整机 ≤ ￥5000，功耗 ≤ 80 W。一个 Warp (32 线程) 每周期完成。分组：128 通道共享

 Blossom.116
2026-01-28 22:22:42

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 4

#人工智能 #fpga开发 #深度学习 +4
把 AI 塞进 FPGA：3.3 ms 搞定 1000×1000 矩阵乘的「可重构大模型」实践

本文提出了一种基于Xilinx Kintex-7 FPGA的可重构Transformer加速器方案，用于工业视觉离线缺陷检测。该方案采用INT8量化技术，通过256×256乘加单元实现2TOPS峰值算力，优化数据流和双缓冲设计，实测3.3ms完成1000×1000矩阵乘。整网性能达220FPS/4.5ms，功耗仅12W，成本约200元，相比GPU方案（GTX1650）成本降低至1/7，功耗减少1/

Blossom.116
2026-01-25 14:31:51

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 5

#fpga开发 #人工智能 #矩阵 +4
【Agent】Claude code辅助verilog编程

摘要：本文记录了一次利用AI工具Claude Code快速完成FPGA模块设计的实战经历。作者在不查阅手册的情况下，仅用1小时就实现了包含UART通信、协议解析和PWM控制的完整功能模块。测试显示，AI辅助开发在模块定义、状态机编写、Testbench生成等环节效率提升8-15倍，总耗时从传统3.5小时缩短至25分钟。虽然AI能生成高质量代码，但仍需人工验证位宽、锁存器等关键问题。文章认为，AI将

 s0907136
2026-01-23 17:12:04

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#fpga开发
干货分享|深度学习计算的FPGA优化思路

FPGA在实现低比特量化计算时，可采用定点计算单元、查找表优化和剪枝压缩策略，减少存储占用，提高计算单元的并行度，使其适用于低功耗边缘AI推理、智能监控和嵌入式计算等任务。计算图的执行方式主要分为静态计算图和动态计算图，静态计算图在编译时确定计算顺序，适用于高效硬件执行；在FPGA加速计算图的过程中，硬件编排需要优化数据流控制、并行计算单元映射和资源调度策略，可结合高层次综合（HLS）、数据流计算

 全栈开发圈
2026-01-22 13:30:33

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#fpga开发 #深度学习 #人工智能
【AI-RAN 调研】软银株式会社的 Large Telecom Model ——面向电信行业的生成式 AI 基础模型—— 已演进为国产 AI 模型并正式在内部投入使用

SoftBank Corp.（以下简称“SoftBank”）宣布，其面向电信行业的生成式 AI 基础模型1，通过整合由 SoftBank 子公司开发、具备强大日语能力的国产大语言模型（LLM）*，已演进为一款日本本土开发的 AI 模型。此次演进实现了。SoftBank 依托自身庞大的专有网络数据，以及多年积累的网络设计、管理与运维经验，在日本国内的数据中心内完成训练与推理，构建了一套安全、可靠的生

 乌恩大侠
2026-01-21 12:30:44

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#人工智能 #fpga开发
【AI-RAN 调研】软银株式会社通过全新 Transformer AI 将 5G AI-RAN 吞吐量提升 30%

SoftBank Corp.（以下简称“SoftBank”）宣布，在其“AI for RAN”研发中成功开发了一种全新的 AI 架构。该架构利用高性能的AI 模型用于无线信号处理。“AI for RAN”是 AI-RAN 的核心理念之一，旨在通过 AI 推动无线接入网（RAN）的演进。SoftBank 实现了一项突破性的技术进展，使 5G 吞吐量提升约。SoftBank 成功验证了该技术在符合的真

 乌恩大侠
2026-01-21 12:25:07

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 24

#人工智能 #transformer #fpga开发 +1