锁相环(PLL)基本结构及相关基本知识
一、锁相环基本结构
一、锁相环基本结构

1、上图即为锁相环基本组成结构:包含鉴相器、环路滤波器和压控振荡器三部分,相应的反馈回路如图示例为一个整数N分频器,实际也可以是复杂的小数分频器,通常采用Sigma-delta调制器控制实现;
2、锁定状态的相位差ϕ0=ω1−ω0KpdKvco\phi_0=\frac{\omega_1-\omega_0}{K_{pd}K_{vco}}ϕ0=KpdKvcoω1−ω0;(1)VCO输出频率:ωout=ω0+KvcoVcont\omega_{out}=\omega_0+K_{vco}V_{cont}ωout=ω0+KvcoVcont;
(2)鉴相器输出电压:Vpd‾=KpdΔϕ\overline{V_{pd}}=K_{pd}\Delta\phiVpd=KpdΔϕ;
(3)由上式可以看出,输入频率变化会引起相位误差改变;为使得相位误差足够小,KpdKvcoK_{pd}K_{vco}KpdKvco的值必须最大。3、PLL开环传输函数这里表示为:G(s)=Kpd∗1s∗(...)∗K0sG(s)=K_{pd}* \frac{1}{s}*(...)* \frac{K_0}{s}G(s)=Kpd∗s1∗(...)∗sK0;
4、反馈回路传输函数表示为:K(s)=1/NK(s)=1/NK(s)=1/N。
- 闭环传输函数表示为:H(s)=ϕout(s)ϕin(s)=G(s)1+K(s)∗G(s)=ωout(s)ωin(s)H(s)=\frac{\phi_{out}(s)}{\phi_{in}(s)}= \frac{G(s)}{1+K(s)*G(s)}=\frac{\omega_{out}(s)}{\omega_{in}(s)}H(s)=ϕin(s)ϕout(s)=1+K(s)∗G(s)G(s)=ωin(s)ωout(s)
二、锁相环性能分析
- 波特图(下图为开环传输函数G(s)=50s(1+s50)G(s)=\frac{50}{s(1+\frac{s}{50})}G(s)=s(1+50s)50对应的波特图)
幅频特性为0dB的点对应频率为环路带宽大小,环路带宽值对应相位的模值与180∘180^{\circ}180∘之差为相位裕度。

在实际情况下可以使用近似方法来快速构建波特图,用以分析锁相环性能,这里用jωj\omegajω代替sss:
幅频特性:
1、对于极点项H1=11+jωω0H_1=\frac{1}{1+\frac{j\omega}{\omega_0}}H1=1+ω0jω1,20log10(∣H1∣)ω=ω0≈−3dB20log_{10}(\left|H_1\right|)_{\omega=\omega_0}\approx-3dB20log10(∣H1∣)ω=ω0≈−3dB,20log10(∣H1∣)ω=0.1ω0≈0dB20log_{10}(\left|H_1\right|)_{\omega=0.1\omega_0}\approx0dB20log10(∣H1∣)ω=0.1ω0≈0dB,20log10(∣H1∣)ω=10ω0≈−20dB20log_{10}(\left|H_1\right|)_{\omega=10\omega_0}\approx-20dB20log10(∣H1∣)ω=10ω0≈−20dB;作图时当ω≤ω0\omega\leq\omega_0ω≤ω0,20log10(∣H1∣)=0dB20log_{10}(\left|H_1\right|)=0dB20log10(∣H1∣)=0dB,当ω≥ω0\omega\geq\omega_0ω≥ω0,20log10(∣H1∣)20log_{10}(\left|H_1\right|)20log10(∣H1∣)以-20dB/dec(-20dB/十倍频)下降;对于1/s1/s1/s,则其前后均以-20dB/dec下降。
2、由于log(a∗b)=log(a)+log(b)log(a*b)=log(a)+log(b)log(a∗b)=log(a)+log(b),所以每过一个极点,下降速度增加-20dB/dec;nnn重极点下降速度为一重极点的nnn倍;同理可以得到零点特性,与极点恰好相反。相频特性:
1、对于极点项H1=11+jωω0H_1=\frac{1}{1+\frac{j\omega}{\omega_0}}H1=1+ω0jω1,phase(H1)ω=ω0≈−45∘phase(H_1)_{\omega=\omega_0}\approx-45^{\circ}phase(H1)ω=ω0≈−45∘,phase(H1)ω=0.1ω0≈0∘phase(H_1)_{\omega=0.1\omega_0}\approx0^{\circ}phase(H1)ω=0.1ω0≈0∘,phase(H1)ω=10ω0≈−90∘phase(H_1)_{\omega=10\omega_0}\approx-90^{\circ}phase(H1)ω=10ω0≈−90∘;作图时当ω≤0.1ω0\omega\leq0.1\omega_0ω≤0.1ω0,phase(H1)=0∘phase(H_1)=0^{\circ}phase(H1)=0∘,当ω≥10ω0\omega\geq10\omega_0ω≥10ω0,phase(H1)=−90∘phase(H_1)=-90^{\circ}phase(H1)=−90∘;当ω∈(0.1ω0,10ω0)\omega\in(0.1\omega_0,10\omega_0)ω∈(0.1ω0,10ω0),phase(H1)phase(H_1)phase(H1)以−45∘-45^{\circ}−45∘/dec下降,对于1/s1/s1/s,则其前后均为−90∘-90^{\circ}−90∘。
2、由于log(a∗b)=log(a)+log(b)log(a*b)=log(a)+log(b)log(a∗b)=log(a)+log(b),所以每过一个极点,相位减小−90∘-90^{\circ}−90∘,nnn重极点下降幅度为一重极点的nnn倍;同理可以得到零点特性,与极点恰好相反。
- 环路带宽与相位裕度(参见《模拟CMOS集成电路设计》):
1、环路带宽越窄,鉴相器输出的高频成分被抑制的越厉害,但输出频率稳定时间越长。
2、KpdKvcoK_{pd}K_{vco}KpdKvco越大,相位误差越小,但相位裕度(一般需要大于45∘45^{\circ}45∘)变小,系统稳定性变差。
3、相位裕度过小,∣H∣=0dB\left|H\right|=0dB∣H∣=0dB处存在尖峰。
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