PCBRouteAgent：大语言模型智能体距离成为PCB布线工程师还有多远？

arXiv编号：arXiv:2611.08175v1 [cs.AI]
摘要
印刷电路板（PCB）自动布线需要在严格设计规则约束下，协同板级连通性决策与几何层面执行操作。现有智能体虽然可以调用原生布线工具，但在复杂电路板上实现可靠布线依旧十分困难。本文提出PCBRouteAgent多模态PCB布线智能体，借鉴人类布线工程师协同全局策略与局部执行的工作模式。全局布线规划器结合电路板图像、结构化电气与几何信息，输出连接拓扑、布线顺序、布线通道、层过孔切换方案；详细布线执行器基于KiCad原生布线引擎落实上述指导方案，并执行有边界的局部故障恢复。无法解决的失败会以结构化反馈形式返回规划器，在保留已经完成布线的前提下针对性修订指导方案。
本文在PCBWorld‑Bench测试集的247块合成与真实电路板上开展评测，包含4个测试子集D2、D3‑A、D3‑B、D3‑C，干净通过率分别达到100%、94.9%、100%、40%。在3个真实世界测试子集上，PCBRouteAgent相比最优基线，干净通过率分别提升13.9、36、10个百分点。项目页面与完整代码已开源。

关键词
PCB布线；电子设计自动化EDA；大模型智能体；多模态智能体；KiCad；PCBWorld‑Bench；全局‑详细布线；硬件设计智能体

目录

1. 引言
2. 相关工作
3. PCBRouteAgent方法框架
   • 3.1 任务形式化定义
   • 3.2 全局布线规划器
   • 3.3 详细布线执行器
   • 3.4 反馈驱动规划‑执行闭环
4. 实验设置
5. 实验结果与分析
6. 讨论与局限性
7. 结论
8. 附录简要说明

1 引言

印刷电路板（PCB）为电子元器件提供机械支撑与电气互联。电路板制造之前，需要将原理图的连通关系转化为物理板级布局，该流程分为元器件布局Placement与布线Routing两大步骤。布线通过铜箔走线与过孔（Via）实现每个电气网络（Net）的焊盘之间电气连通；同一个网络内全部焊盘需要连通，同时和其它网络保持电气隔离。布线输出必须满足设计规则：安全间距、走线宽度、过孔规格、板边界约束，同时还要满足差分对等信号专属约束。除实现有效连通之外，布线还需要尽量减小走线长度、减少不必要层切换，同时为其余网络预留布线空间。上述多重约束使PCB布线成为强耦合物理设计问题，每一步布线决策都会影响剩余待完成连接。

复杂PCB布线至今高度依赖人工操作，自动布线工具可以减少手工工作量，但复杂板子仍需要大量调参与人工介入。传统规则式自动布线依靠启发式搜索、网络排序、拥塞感知代价函数完成布线；学习类方法研究全局布线、网络排序、PCB扇出Fanout等子问题，但效果高度依赖决策表达方式与物理执行引擎的对接方式。PCBWorld基准将KiCad原生布线操作、设计规则检查反馈暴露给强化学习策略与大模型工具调用智能体，智能体可以观测布线决策带来的板级变化并迭代后续动作。

即便拥有原生布线接口与执行反馈，智能体完成可靠PCB布线依旧面临巨大挑战：

1. 需要权衡连接优先级，在互相竞争的网络之间分配有限布线空间；
2. 判断何时需要执行层切换过孔；
3. 局部可行的走线可能会阻塞后续其它连接；
4. 某条连接反复布线失败时，不能反复局部重试，需要修改拓扑与层分配的高层策略；
5. 区分可以局部修复的故障，和必须修订全局策略的故障。

针对上述痛点，本文提出PCBRouteAgent多模态PCB布线智能体，借鉴人类工程师的工作范式，实现全局策略规划 + 局部几何执行的协同闭环。

• 全局布线规划器：结合电路板图像、结构化电气几何信息，输出布线指导方案，包含连接拓扑、布线顺序、布线通道、层过孔切换；
• 详细布线执行器：调用KiCad原生推挤式PNS布线引擎落实方案，执行受限局部故障恢复；
• 局部恢复无法解决故障时，将结构化执行反馈回传给规划器；规划器在保留已经成功布线的基础之上，针对性修订高层布线指导。

本文主要贡献

1. 提出PCBRouteAgent多模态PCB布线智能体，构建反馈驱动的全局规划‑详细执行闭环，把板级高层策略和底层几何布线执行解耦。
2. 完整复用KiCad原生布线引擎，失败时返回结构化反馈，允许在不破坏已完成走线的条件下修订全局布线策略。
3. 在PCBWorld‑Bench的247块电路板（合成+真实业务板）开展大规模评测；在真实电路板子集上显著超越Freerouting、PCBWorld GPT‑5.4等基线方案。

图1 PCB布线任务示意。输入：元器件位置、焊盘、待连接网络；输出：铜走线+过孔，满足全部布线规则。红色代表顶层铜箔，蓝色代表底层铜箔，过孔实现板层之间电气连通。

2 相关工作

2.1 PCB布线研究

PCB布线需要在元器件几何、已有铜箔、板边界、电气设计规则约束下，完成网表焊盘之间连通。集成电路IC布线领域广泛使用全局‑详细布线范式：全局布线输出粗粒度拓扑与层指导，详细布线完成几何走线与过孔。Lee迷宫布线算法奠定离散空间路径搜索基础；后续PCB布线算法不断扩充差分对等复杂约束。

近年学习类方法分别针对全局布线、Fanout扇出、生成式网络流预测等方向开展研究；部分工作将学习得到的指导和传统自动布线器结合。PCBWorld基准开放KiCad原生布线API，强化学习与LLM智能体可以交互式执行布线，并且获得设计规则检查DRC反馈。本文基于PCBWorld环境，重点研究智能体如何在持续变化的电路板状态下协调板级全局决策，而不是把每条连接当做孤立寻路问题。

2.2 面向电子设计自动化EDA的大模型智能体

ReAct、Reflexion范式实现推理‑动作‑反思循环，广泛用于工具调用智能体。ChatEDA、EDAid、VerilogCoder将大模型智能体应用于RTL到GDS、HDL硬件编码等硬件设计流程。
PCB相关智能体：PCBAgent面向元器件布局Placement任务；PCB‑Bench、OmniRouting评测LLM对PCB布局布线的推理理解；PCBWorld提供引擎闭环交互环境，能够基于真实KiCad引擎校验完整电路板输出。
PCBRouteAgent工作在规划‑执行‑板状态观测‑校验的完整闭环内；重点关注智能体在不断变化的电路板上，如何维持全局布线目标，同时根据早期执行结果自适应调整后续决策。

3 PCBRouteAgent方法框架

PCB布线需要两级决策：板级统筹连接优先级、布线区域、层资源分配；局部完成焊盘与障碍物周边的走线实现。局部可行路径可能耗尽其它网络需要的空间；看起来合理的全局策略在几何执行阶段可能不可行。因此将全局规划与详细布线执行解耦，局部故障时向上修订高层策略，该思想借鉴IC设计OpenROAD等工业流片工具。

图2 PCBRouteAgent整体架构。输入：未布线PCB、设计规则；全局布线规划器输出连接拓扑、网络排序、空间与层规划；详细布线执行器调用KiCad原生PNS推挤布线引擎，执行布线，产生结构化执行反馈；反馈回送给规划器迭代更新布线方案；输出完成布线的PCB文件并做评测。

3.1 任务形式化定义

给定初始电路板$B_0$、目标网络集合$N$、设计规则$R$。布线任务输出完成布线电路板$B_r=F(B_0,N,R)$。

• $B_0$：固定元器件布局、焊盘几何、铜箔层、障碍物、已有走线；
• $N$：需要实现的电气连接网络集合；
• $R$：走线宽度、安全间距、过孔约束等设计规则；

智能体通过电路板图像 + 结构化文本获取输入信息；输出为KiCad格式PCB文件，包含物理走线与过孔。优化目标：完成全部目标网络焊盘连通，满足全部设计规则，同时尽量降低走线总长度与过孔数量。

3.2 全局布线规划器

在共享电路板上对多个网络布线，需要协调有限布线空间，同时保障电气连通。全局布线规划器为每一个网络生成结构化布线指导，交给下层详细执行器。

电路板多模态表征

从KiCad引擎提取两类互补表征：

1. 视觉图像模态$I$：包含板总布局图、顶层视图、底层视图、待连通需求视图；提供空间几何上下文。
2. 结构化文本模态$S$：序列化焊盘坐标几何、板层信息、网络分配、连通簇、设计规则。

每个网络$n\in N$，电气连通焊盘构成连通簇$C_n$，剩余连接构成布线需求。规划器执行两大核心步骤：

1. 连接拓扑构建：为每个网络内部焊盘构建最小生成树MST，确定网络内部连接拓扑；输出网络布线执行优先级顺序。
2. 空间‑层规划：分配布线通道Corridor、指定源‑目标焊盘、过孔切换位置，生成结构化布线指导。

当收到来自执行器的结构化失败反馈，规划器进入反馈驱动重规划：结合多模态电路板上下文，针对性修订布线拓扑、通道、层分配，保留已经成功完成的走线，不做全盘重算。

3.3 详细布线执行器

接收全局规划器输出的布线指导方案，调用KiCad原生PNS推挤式布线引擎执行物理走线与过孔放置。

1. 按照指导方案设置源锚点、目标锚点、路径途经点Waypoint、允许过孔区域、禁止区域；
2. 执行受限局部恢复：在指导通道内部微调路径，应对局部障碍物；
3. 如果局部调整仍然失败，不暴力重试；生成标准化结构化执行反馈：失败网络、失败位置、障碍物类型、层冲突信息。

关键：失败反馈只上报问题，不会删除已经布线成功的走线。

3.4 反馈驱动规划‑执行闭环

完整循环流程（伪代码见附录A算法1）：

1. 读取初始PCB、网络集合、设计规则，构建多模态板表征；
2. 全局布线规划器生成初始布线指导方案（拓扑、网络顺序、通道、过孔位置）；
3. 详细布线执行器执行单条网络布线，做局部恢复；
4. ✅布线成功：保存走线，更新电路板状态，继续下一条网络；
5. ❌布线失败：将结构化执行反馈回传给全局规划器；规划器基于当前电路板状态修订对应网络的布线指导；已完成走线保持不变；回到步骤3重新尝试该网络；
6. 全部网络处理完成，输出完整KiCad PCB文件，执行设计规则DRC校验。

4 实验设置

评测数据集PCBWorld‑Bench

数据集包含247块电路板，分为合成电路板与真实业务电路板，4个测试子集：

• D2：简单合成板；
• D3‑A：真实世界子集A；
• D3‑B：真实世界子集B；
• D3‑C：高拥塞真实世界子集C。

对比基线

1. Freerouting：传统高性能开源PCB自动布线器（最强规则基线）；
2. PCBWorld‑GPT‑5.4：PCBWorld基准公布的大模型工具调用智能体基线；
3. PCBRouteAgent（本文方法）。

评测指标

1. 干净通过率 Clean‑pass rate：全部网络连通，并且零DRC设计规则违规；主指标。
2. 可布线率 Routability：完成连通的网络占比；
3. 平均每块板子DRC违规数量；
4. 走线总长度、过孔数量。

实验环境

底层引擎：KiCad，PCBWorld仿真环境；完整评测脚本、数据集配置在开源仓库提供。

5 实验结果与分析

主实验干净通过率

测试子集	Freerouting	PCBWorld‑GPT‑5.4	PCBRouteAgent(本文)
D2	100%	—	100%
D3‑A(真实板)	75%	42%	94.9%
D3‑B(真实板)	64%	0%	100%
D3‑C(高拥塞真实板)	30%	—	40%

真实子集上，PCBRouteAgent相对Freerouting分别提升 19.9pp、36pp、10pp。

• D3‑C高拥塞子集：PCBRouteAgent平均可布线率94.9%；平均DRC违规数从Freerouting的32.0下降至6.3每板。

关键实验现象：

1. 全局‑详细解耦架构，使智能体不会陷入局部反复无效重试；发生故障时，在保留已完成走线前提下修订高层拓扑/层分配；
2. 多模态输入同时利用电路板视觉空间信息 + 结构化电气几何信息，提升全局规划质量；
3. 复用KiCad成熟PNS推挤布线引擎，底层几何走线质量得到工业级引擎保障；智能体重点聚焦板级高层策略决策，而不是从零实现底层寻路。

6 讨论与局限性

局限性

1. 当前工作聚焦布线Routing环节，不处理元器件布局Placement，元器件位置为输入给定；
2. 高极度拥塞D3‑C子集干净通过率依旧只有40%；空间资源高度紧张场景，全局规划仍然存在改进空间；
3. 依赖KiCad原生PNS布线引擎能力，如果底层引擎本身无法处理某些特殊几何约束，上层智能体也无法绕过底层限制；
4. 没有做大规模消融，分离多模态输入、反馈重规划各个模块的独立贡献。

启示

PCB布线任务，大模型智能体适合承担板级高层策略决策者角色，不适合完全替代经过多年打磨的底层几何布线引擎。将全局规划、故障反馈修订交给LLM，底层物理走线交给EDA原生引擎，是一条可行范式；反馈闭环需要做到：故障修订不破坏已经成功的设计成果。

7 结论

本文提出PCBRouteAgent，面向PCB布线的多模态大模型智能体，借鉴人类布线工程师的工作模式，构建全局布线规划器‑详细布线执行器的反馈闭环。规划器结合电路板图像和结构化电气几何信息输出拓扑、布线顺序、通道、层切换指导；执行器调用KiCad原生PNS布线引擎完成物理走线，局部恢复失败后返回结构化反馈，规划器在保留已布线成果的前提下修订高层方案。
在PCBWorld‑Bench共247块合成与真实电路板上评测；D3‑A/D3‑B/D3‑C真实子集干净通过率相比最强传统基线Freerouting分别提升19.9、36、10个百分点；D3‑C子集显著降低DRC违规数量。整套系统代码、评测脚本全部开源。

附录简要说明

• 附录A：PCBRouteAgent完整算法伪代码；全局规划器Prompt模板。
• 附录B：PCBWorld‑Bench数据集各子集板子统计、网络规模统计。
• 附录C：详细布线执行器参数，PNS推挤布线配置，结构化反馈字段定义。
• 附录D：完整细分评测数据表，可布线率、走线长度、过孔统计。
• 附录E：复现部署环境，运行脚本、评测流水线。

---