碳化硅（SiC）平面型MOSFET因其优异的性能在高温、高压和高频应用中备受关注。然而，其制造过程和器件结构也引入了独特的失效模式（Fail Mode）。理解CP测试（Chip Probing）中发现的电性参数失效（如IDSS、IGSS、VTH、BVDSS、RDSON等）与器件结构设计窗口和工艺波动的关系，对于提高器件可靠性和良率至关重要。下面表格是常见的失效电性参数及其对应的器件结构设计和工艺问题：

• CP测试（Chip Probing）是芯片制造后、封装前进行的电性参数测试，旨在筛选出不符合规格的芯片。
• “设计窗口” 指器件设计时确定的各参数（如掺杂浓度、厚度、尺寸）的允许范围。工艺波动容易导致参数超出此窗口，引发失效。
• “组合失效” 指多个参数同时出现异常，往往比单个失效更能精准定位问题根源。

🔍 详细解读常见失效电性参数

IDSS (漏-源 漏电流) 失效

IDSS是指在规定的漏源电压（VDS）下，栅源电压（VGS）=0时的漏源泄漏电流。

• 单个IDSS失效：
  • 栅氧质量或完整性差：即使在VGS=0时，劣质的栅氧也可能无法有效抑制漏电流，特别是在高温下。9
  • 外延层缺陷或掺杂不均匀：外延层中的晶体缺陷（如位错、微管）或掺杂波动会产生漏电路径。3
  • 终端保护结构（Termination）设计不足或制造缺陷：终端结构未能有效缓解表面电场，导致边缘过早击穿或泄漏。3
  • 表面污染：制造过程中的金属离子或其他污染物污染了芯片表面，形成漏电通道。10
• IDSS相关的组合失效：
  • IDSS和BVDSS同时失效：这通常是外延层质量（如掺杂浓度过高、厚度不足或缺陷密度大）或终端结构（设计不当或制造工艺波动，如注入剂量误差、刻蚀缺陷）共同问题的强烈信号。3
  • IDSS和IGSS同时失效：可能指向栅氧存在严重缺陷（如针孔、大面积薄弱点），导致栅和漏之间形成漏电通道；也可能是表面污染同时影响了栅氧和沟道区或终端区域。9 4 10

IGSS (栅源漏电流) 失效

IGSS是指在栅源之间施加反向偏压时，流经栅极的泄漏电流。

• 单个IGSS失效：
  • 栅氧质量差：栅氧化层中存在高密度陷阱、针孔或厚度不均匀，会在电场下产生较大的漏电流。9 10
  • 栅氧界面问题：SiC/SiO₂界面存在高密度界面态，是IGSS劣化和Vth不稳定的主要原因。5 10
  • 多晶硅栅刻蚀残留或粗糙度：多晶硅栅刻蚀后的残留物或粗糙的栅多晶硅界面会引入电场集中点，增大栅漏电。7
  • 表面污染：同样，金属离子等污染物在栅氧附近会显著增加栅泄漏。10
• IGSS相关的组合失效：
  • IGSS和Vth同时漂移/失效：这几乎是栅氧界面态密度高（导致偏压温度不稳定性BTI）的典型标志。5 10 也可能是栅氧经时击穿的早期表现。9
  • IGSS和RDSon同时异常：沟道迁移率显著下降（由于界面散射加剧）可能同时导致RDSon升高和IGSS微增。若问题出在JFET区或积累层，也可能间接关联。

Vth (阈值电压) 失效

Vth是器件从截止区进入饱和区所需的栅源电压。

• 单个Vth失效：
  • 沟道区离子注入波动：P-body或沟道区的注入剂量、能量、退火条件波动会直接改变Vth。10
  • 栅氧电荷不稳定：栅氧中的固定电荷或陷阱电荷在电场和温度作用下发生变化，导致Vth漂移（如BTI效应）。5 10
  • SiC/SiO₂界面态密度高：界面态捕获和释放载流子，是导致Vth不稳定的核心因素，尤其是在高温栅偏测试中。5 10
  • 多晶硅栅掺杂不均匀：会影响栅功函数，进而影响Vth。7
• Vth相关的组合失效：
  • Vth和RDSon同时漂移/失效： 关键点在于沟道特性，如离子注入波动同时影响了沟道掺杂和迁移率。10 高界面态密度也会同时恶化Vth稳定性和沟道迁移率，导致RDSon增加。5 10
  • Vth和IGSS同时漂移：见IGSS & Vth组合，核心是栅氧界面问题。

BVDSS (漏源击穿电压) 失效

BVDSS是指栅源短路（VGS=0）时，漏源之间的最大击穿电压。

• 单个BVDSS失效：
  • 外延层浓度或厚度偏离设计：外延层是承受高压的主体，其参数不准会直接降低击穿电压。3
  • 终端结构设计不佳或制造缺陷：终端结构（如场板、场限环）未能有效展宽表面电场，或因工艺波动（如光刻错位、刻蚀不均、注入偏差）导致提前击穿。3
  • 材料缺陷：衬底或外延层中的位错、微管等缺陷会成为击穿点。3
  • 栅边缘电场集中：平面器件的栅电极终端边缘电场集中，若设计或工艺处理不好，易导致击穿。7
• BVDSS相关的组合失效：
  • BVDSS和IDSS同时失效：常见于外延层质量问题（如缺陷多、掺杂不均）或终端结构完全失效（设计不当或制造工艺波动严重）。3
  • BVDSS和RDSon同时异常：如果外延层参数（如浓度、厚度）严重偏离设计值，可能同时导致BVDSS不足和RDSon异常（外延电阻分量变化）。3

RDSon (导通电阻) 失效

RDSon是器件在导通状态下，漏源之间的电阻。

• 单个RDSon失效：
  • 沟道迁移率低：SiC/SiO₂界面质量差、界面态密度高、表面粗糙度大都会散射载流子，降低沟道迁移率，增大RDSon的沟道分量。5 10
  • JFET区设计或掺杂不佳：平面型SiC MOSFET中两个P+体区之间的JFET区电阻是重要组成部分，其掺杂浓度和尺寸设计及工艺波动会影响RDSon。7
  • 衬底/外延层电阻高：衬底或外延层的掺杂浓度过低、厚度过厚或存在高阻缺陷，会增大RDSon的体电阻分量。3
  • 源区接触电阻高：源区的金属与半导体接触工艺（如退火条件、金属合金）不佳，或源区掺杂浓度不足，会导致接触电阻增大。7
• RDSon相关的组合失效：
  • RDSon和Vth同时异常：通常是沟道特性或栅氧界面问题的体现（见Vth & RDSon组合）。
  • RDSon和BVDSS同时异常：可能源于外延层参数严重偏离设计（见BVDSS & RDSon组合）。
  • RDSon, Vth, IGSS综合漂移：这往往是栅氧界面综合质量问题的强烈指示（例如，在经过高温反偏或栅氧应力测试后常见），界面态和栅氧陷阱同时影响了多个参数。5 9 10

CP测试是监控工艺稳定性和判定芯片优劣的重要手段。通过分析CP测试中失效芯片的分布和失效模式，可以反向定位制造环节的问题：

1. 失效分布分析：
   • 晶圆中心与边缘差异：可能源于镀膜、刻蚀、注入等工艺的均匀性问题。
   • 特定区域集群失效：可能与该区域特定的光刻、刻蚀缺陷或机械应力（如研磨）相关。
2. 多参数关联分析：如上文所述，结合多个参数的失效模式比单一参数分析更能精准定位问题根源。
3. 统计过程控制（SPC）：对CP测试数据进行SPC监控，可以及时发现工艺参数的微小漂移，在出现大批量失效前进行预警和工艺调整。

💎 总结与展望

碳化硅平面型MOSFET的失效模式是其器件结构设计窗口、材料特性（特别是SiC/SiO₂界面）、和制造工艺波动共同作用的结果。CP测试中观测到的电性参数失效，是内在物理机制和外在工艺因素共同作用的“表象”。要提升良率和可靠性，需从多方面入手：

1. 优化器件设计：拓宽设计窗口，增强工艺容差，例如采用更好的终端结构、优化JFET区设计。
2. 攻克工艺难点：重点提升栅氧质量和界面特性（如采用特殊的退火工艺、界面钝化技术）、精确控制外延和离子注入工艺、改善光刻和刻蚀精度。
3. 加强在线监控：利用CP测试数据进行深度挖掘和统计过程控制，建立电性参数失效与工艺模块的关联模型，实现快速问题定位和工艺反馈调节。

随着制造工艺的不断成熟和界面控制技术的进步，碳化硅平面型MOSFET的可靠性和一致性有望得到持续提升。