Vscode安装Verilog插件后启用代码检查
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问题

\quad\quad 第16行这里,使用assign对reg类型数据进行赋值,且赋值符号使用<=而不是=,是一个语法错误。但是插件并未给出提示(T_T)
\quad\quad 安装的插件是下图这个👇
如何开启
\quad\quad 可以看到Linter这一项默认为none,因此没有语法检查。
解决办法👇:
- 如果安装了
Icarus Verilog的话,选择iverilog; - 如果安装了
Xilinx Vivado的话,选择xvlog。
效果

\quad\quad 在这里,q是一个reg寄存器类型,因此不能使用assign语句连续赋值(assign赋值语句只能给wire类型连续赋值),因此报错。
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