文章目录

1. HLS基础知识

1. 1什么是HLS？

HLS(High-Level Synthesis)高层综合，就是将 C/C++的功能用 RTL 来实现，将 FPGA 的组件在一个软件环境中来开发，这个模块的功能验证在软件环境中来实现，无缝的将硬件仿真环境集合在一起，使用软件为中心的工具、报告以及优化设计，很容易的在 FPGA 传统的设计工具中生成 IP。
传统的 FPGA 开发，首先写 HDL 代码，然后做行为仿真，最后做综合、时序分析等，最后生成可执行文件下载到 FPGA 使用，开发周期比较漫长。
使用 HLS，用高级语言开发可以提高效率。
因为在软件中调试比硬件快很多，在软件中可以很容易的实现指定的功能，而且做 RTL仿真比软件需要的时间多上千倍。

HLS使用原理
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HLS工程的编译流程
在这里插入图片描述

1. 2 HLS常用编译器

1. Intel HLS的编译器
借助 HLS 编译器，将高级语言开发的模块生成一个 IP，使用 FPGA 的工具可以合并到一个传统的 FPGA 设计里。
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Intel 的 HLS，需要 Quartus prime 开发软件，采用标准的 C/C++开发环境，支持 Modelsim，C++编译器，但是同样的功能比 RTL 代码多占用百分之 10-15%的资源。

2. Xilinx HLS编译器
Vivado负责将硬件描述语言（Verilog/VHDL）所描述的SoC编译、综合、实现，将FPGA内部本身无序的各种逻辑资源（如查找表、触发器、RAM等）配置成为有序的电路，实现SoC功能。而Keil负责将编写的软件编程语言（C/Assembler）编译成为机器码十六进制文件。将机器码作为RAM的初始化内容，即可进行仿真，在Modelsim软件中观察SoC工作时各个信号的波形。若将机器码通过工具下载到由FPGA实现的SoC中，那么就可以让SoC执行编写的程序，通过开发板观察程序的运行结果。
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（图源网络）

由于Quantus已经较为熟悉，故本文的实践部分针对赛灵思的编译器vivado和Z7-Lite7010，芯片为Xilinx的 xc7z010clg400- 2。

HLS 编译器的用法以及输出
在这里插入图片描述

1. 3 HLS补充

HLS包含下面这些阶段

scheduling：确定每个时钟周期中执行哪些步骤
Binding：确定哪些硬件资源会被用到
控制逻辑提取：提取控制逻辑，创建一个有限状态机（FSM：Finite state machine）来进行RTL的设计。
HLS需要对相应的c代码进行下面的综合
Area：用到的LUT，寄存器，BRAM和DSP48的数量
时延：函数算出所有输出用的时钟周期
II（Initiation interval）:函数可以接受新的输入数据需要的时钟周期
循环迭代时延：运行一次循环需要的时钟周期
循环间隔时延：新运行一次循环需要的时钟周期
循环时延：运行循环需要的所有时钟周期
vivado HLS需要进行的步骤
编译、执行（仿真）、调试相应的c语言代码
把c算法综合为RTL实现，在这个过程中可以使用优化指令
生成综合分析报告并分析设计
验证RTL的实现
打包RTL进入IP块
vivado HLS软件需要的输入信息
c函数用c/c++、SystemC、OpenCL API或者C kernel写成
Constrains：资源限制，例如时钟周期、时钟不确定性、与FPGA目标板
Directives：可选的过程，来实现特定的优化
c测试台（c test bench）与相关文档
HLS用c测试台来仿真c代码并且验证相应用c/RTL联合仿真得到的RTL输出
vivado HLS软件输出的信息
RTL实现文件，用HDL（hardware description language）语言写成，这是最重要的输出，有两种模式，VHDL语言和Verilog语言。这种实现文件会被作为IP块，并且可以被其他xilinx的设计工具所使用。
报告文档：综合、c/RTL协同仿真、IP封装的输出结果。
Synthesis,optimization,analysis
创建工程，初始solution
验证相应的c没有错误
运行synthesis获得一系列结果
分析结果
在HLS中有下面这些优化方法
pipeline，在上个进程运行结束前开始下个进程
给函数、循环、区域指定时延
针对具体的操作指令同时运行
选择相应的I/O协议确保硬件可以与其他的设施相连接

1. 4 HLS属于研究重点原因

高层次综合（High-level Synthesis）简称 HLS，指的是将高层次语言描述的逻辑结构，自动转换成低抽象级语言描述的电路模型的过程。所谓的高层次语言，包括 C、C++、SystemC 等，通常有着较高的抽象度，并且往往不具有时钟或时序的概念。相比之下，诸如 Verilog、VHDL、SystemVerilog 等低层次语言，通常用来描述时钟周期精确（cycle-accurate）的寄存器传输级电路模型，这也是当前 ASIC 或 FPGA 设计最为普遍使用的电路建模和描述方法。

  1. 使用更高的抽象层次对电路建模，是集成电路设计发展的必然选择；
  2. 高层语言能促进 IP 重用的效率；
  3. HLS 能帮助软件和算法工程师参与、甚至主导芯片或 FPGA 设计。

2. HLS关键技术

2.1与VHDL/Verilog有什么关系?

在 FPGA 硬件开发上，VHDL/Verilog 与 HLS 相比，就好比是几十年前的汇编语言与现在的 C 语言。RTL（寄存器传输级别，基于 VHDL/Verilog 语言）逐步发展，但 VLSI 系统的复杂性呈指数级增长，使 RTL 设计和验证过程成为生产力的瓶颈。
HLS（高级综合）通过提高抽象级别， 可以减少最初的设计工作量，设计人员可以集中精力描述系统的行为，而不必花费时间来实现微体系结构的细节，且验证被加速、设计空间探索(DSE)更快、定位新平台非常简单、软件工程师可以访问 HLS 等这些好处加在一起，减少了设计和验证时间，降低了开发成本，并降低了进行硬件项目的门槛，因此缩短了产品上市时间，并且在异构系统上使用硬件加速已成为更具吸引力的选择。但是在结果质量(QoR)上，HLS 工具还落后于 RTL，但 HLS 的开发时间少、生产率高这些优点还是当前用于快速原型设计和较短上市时间的可行选择。

2.2HLS有哪些关键技术问题？

字长分析和优化
FPGA 的一个最主要特点就是可以使用任意字长的数据通路和运算。因此，FPGA 的 HLS 工具不需要拘泥于某种固定长度（如常见的 32 位或 64 位）的表达方式，而可以对设计进行全局或局部的字长优化，从而达到性能提升和面积缩减的双重效果。
循环优化
循环优化一直是 HLS 优化方法的研究重点和热点，因为这是将原本顺序执行的高层软件循环有效映射到并行执行的硬件架构的重点环节。
一个流行的循环优化方法，就是所谓的多面体模型，即 Polyhedral Model。多面体模型的应用非常广泛，在 HLS 里主要被用来将循环语句以空间多面体表示，然后根据边界约束和依赖关系，通过几何操作进行语句调度，从而实现循环的变换。需要指出的是，多面体模型在 FPGA HLS 里已经取得了相当的成功，很多研究均证明多面体模型可以帮助实现性能和面积的优化，同时也能帮助提升 FPGA 片上内存的使用效率。
对软件并行性的支持
C/C++与 RTL 相比，一个主要的区别是，前者编写的程序被设计用来在处理器上顺序执行，而后者可以通过直接例化多个运算单元，实现任务的并行处理。
随着处理器对并行性的逐步支持，以及如 GPU 等非处理器芯片的兴起，C/C++ 开始逐渐引入对并行性的支持。例如，出现了 pthreads 和 OpenMP 等多线程并行编程方法，以及 OpenCL 等针对 GPU 等异构系统进行并行编程的 C 语言扩展。
因此作为 HLS 工具，势必要增加对这些软件并行性的支持。例如，LegUp 就整合了度 pthreads 和 OpenMP 的支持，从而可以实现任务和数据层面的并行性。

2.3目前存在什么技术局限性？

字长分析和优化需要 HLS 的使用者对待综合的算法和数据集有深入的了解，这也是限制这种优化方式广泛使用的主要因素之一。
HLS 工具的结果质量（QoR）往往落后于手动寄存器传输级别（RTL）流程的质量。
在性能和执行时间上，HLS 设计的平均水平明显较差，但在延迟和最大频率方面，与 RTL 差异不那么明显，且 HLS 方法还会浪费基本资源，平均而言，HLS 使用的基本 FPGA 资源比 RTL 多 41%，在以千位为单位的 BRAM 使用情况的论文中，RTL 更胜一筹。

3. vivado安装注册

这里不占用过多篇幅撰写，总体来说较为简单，可以移步进行安装和破解：
https://blog.csdn.net/m0_59161987/article/details/130653159?spm=1001.2014.3001.5502

4. HLS完成led闪烁

4.1 新建一个 HLS 工程

安装完成后vivado会安装组合套件，我们点击方框内的软件进入。
在这里插入图片描述

进入界面如下：
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开始创建一个新的工程;

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接下来选择定成函数，我们在这里暂不不添加，直接点击 Next
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接下来是添加 C 仿真文件，我们同样先不添加，点击 Next

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添加元器件
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进入界面
source 栏用来存放功能函数的源码，
Test Bench 用来存放 C 仿真文件，
solution 中包含着本次工程运行中和运行完成后的输出文件
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4.2 添加源文件

首先，我们添加本次工程的源码，右键 Source，点击 New file，在弹 出的窗口中，选中我们存放源码的目录后。新建一个 led.cpp 文件

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回到保存后 HLS 会自动打开我们刚创建的文件，我们可以在该文件中编写， 我们要实现的函数的代码

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创建头文件：
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led.h

#ifndef _SHIFT_LED_H_
#define _SHIFT_LED_H_
#define CNT_MAX 100000000
//#define CNT_MAX 100
#define FLASH_FLAG CNT_MAX-2
typedef int led_t;
typedef int cnt_t;
void flash_led(led_t *led_o , led_t led_i);
#endif

其中计数最大值 CNT_MAX 100000000 是在 100M 时钟频率下计数一秒钟所 需要的计数次数，在仿真的时候，我们可以将其注释掉，采用下一个最大值定义， 这样能够加快我们仿真的速度，FLASH_FLAG 是 LED 闪烁的标志，当计数到该值时，LED 发生变化。 接下来时对 int 类型变量的从定义。最后声明了一个函数，这也是我们本次工程中所需要设计的定成函数

led.cpp

#include "led.h"

void flash_led(led_t *led_o , led_t led_i){
	cnt_t i;
	for(i=0;i<CNT_MAX;i++){
		if(i==FLASH_FLAG){
			*led_o = ~led_i;
		}
	}
}

添加 C 仿真文件
添加仿真文件的步骤与添加源文件类似，右键 Test Bench，选择添加新建文 件，在弹出窗口新建一个 test_led.cpp

#include "led.h"
#include "stdio.h"

int main(){

	led_t led_i=0x01;
	led_t led_o;
	const int SHIFT_TIME = 4;
	int i;
	for(i=0;i<SHIFT_TIME;i++){
		flash_led(&led_o , led_i);
		led_i = led_o;
		printf("shift_out is %d \n",(int)(led_o&0x01));
	}
}

在仿真文件中，我们将引入了 led.h 这个头文件，并且调用了 flash_led 这个 函数，在仿真文件中，我们将这个输出从新给到输入，最终来输出 led_o 观察 led_o 的变化。完成 C 仿真文件后，我们可以进行 C 仿真和 C 综合映射到 RTL 电路

进行 C 仿真与 C 综合
进行仿真之前，我们首先选中我们要仿真的顶层函数，点击 project→选择 project seethings→选择 synthesis→browser→选择 flash_led 作为顶层函数
blog.csdnimg.cn/fd230840baa94204846ca5627b22e302.png)
然后点击 project → Run C simulation

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报错：
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解决：将led.h和led.cpp文件删除重新编写

在 Console 窗口中，我们可以看到输出的结果时 01 交替变化，证明 C 仿真 的结果正确。
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接下来，进行 C 综合，编译器会将 C++代码映射到 RTL 电路，点击 Solution →Run C Synthesis→Active Solution。等待一段时间后，编译器会提示综合后的结果
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我们可以查看 C 综合后生成的 RTL 代码，值得说明的是，由 HLS 生成的代 码不具有可读性。在 Solution 的 Syn 中可以找到生成的 Verilog 代码。

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联合仿真

C/RTL 联合仿真，可以验证映射出来的 RTL 电路是否正确。Vivado HLS会利用我们的C Testbench 自动生成Verilog的Testbench， 同时，联合仿真结束过后，我们可以通过使用 Vivado 或者 Modelsim 来查看仿真

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4.3 导出IP 核

点击 solution 选择 Export RTL 即可以将 HLS 所生成的 RTL 电路导出为 IP 核进行复用。
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4.4 创建 Vivado 工程

创建完工程后，我们将由 HLS 生成的 IP 添加到我们的 IP 仓库中。点击 settings
在这里插入图片描述
然后点击 IP，选中仓库，再点击+号进行添加由 HLS 生成的 IP

在这里插入图片描述
在弹出的界面中，定位到 Solution，点击选择系统将自动识别到 IP
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点击 apply → OK,即可将 IP 添加到仓库中。 接下来我们来验证 HLS 生成的 IP 是否被导入到 Vivado IP 仓库。点击 IP Catalog 即可发现 HLS 已经被添加到了 IP 仓库中

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在 IP Catalog 中选中由 HLS 生成的 IP，双击并生成该 IP
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向工程中添加一个新的文件，用于完成本次实验，点击 Add file

在这里插入图片描述
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然后进行代码编写

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2023/05/16 17:58:35
// Design Name: 
// Module Name: led
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module led(
    input wire clk   ,
    input wire rst_n ,
    
    output wire led_o
    );
    wire rst ;//同步复位
    wire ap_ready ;//当前可以接收下一次数据
    reg ap_start ;//IP 开始工作
    reg led_i_vld ;//输入数据有效
    wire led_o_vld ;
    reg led_i ;//输入的 led 信号
    wire led_o_r ;
    wire ap_done ;
    wire ap_idle ;
    reg [1:0] delay_cnt ;
    
    assign led_o = led_o_r ;
    assign rst = ~rst_n ;

    
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin
            delay_cnt <= 2'd0;
        end
        else if(delay_cnt[1] == 1'b0) begin
            delay_cnt <= delay_cnt + 1'd1;
        end
    end
    
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin
            ap_start <= 1'b0;
        end
        else if(delay_cnt[1]==1'b1)begin
            ap_start <= 1'b1;
        end
    end
    
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin
            led_i_vld <= 1'b0;
        end
        else if(delay_cnt[1]==1'b1)begin
            led_i_vld <= 1'b1;
        end
    end
    
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin
            led_i <= 1'b0;
        end
        else if(led_o_vld==1'b1)begin
            led_i <= led_o_r ;
        end
    end
    
    flash_led_0 inst_flash_led (
        .led_o_ap_vld(led_o_vld), // output wire led_o_V_ap_vld
        .ap_clk(clk), // input wire ap_clk
        .ap_rst(rst), // input wire ap_rst
        .ap_start(ap_start), // input wire ap_start
        .ap_done(ap_done), // output wire ap_done
        .ap_idle(ap_idle), // output wire ap_idle
        .ap_ready(ap_ready), // output wire ap_ready
        .led_o(led_o_r), // output wire [0 : 0] led_o_V
        .led_i(led_i) // input wire [0 : 0] led_i_V
    );
endmodule

添加管脚约束

先创建一个.xdc 的约束文件，左侧边栏 Project Manager 下，点击 Add Source 图标

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##############LED define################## 
set_property PACKAGE_PIN P15 [get_ports {led_o}]
set_property IOSTANDARD LVCMOS33 [get_ports {led_o}]
##############Reset define################## 
set_property PACKAGE_PIN P16 [get_ports {rst_n}]
set_property IOSTANDARD LVCMOS33 [get_ports {rst_n}]
##############50M CLK define################## 
create_clock -period 20.000 -name clk -waveform {0.000 10.000} [get_ports clk]
set_property PACKAGE_PIN N18 [get_ports {clk}]
set_property IOSTANDARD LVCMOS33 [get_ports {clk}]

4.5 烧录测试

5. 总结

vivado使用下来与Quantus有着很大的差别，Quantus的HLS进行了集成vivado的五个组件功能强大有待探索。

参考文章：https://blog.csdn.net/u010835747/article/details/112141781
https://blog.csdn.net/han422858897/article/details/117106846

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