😣 太难了，好像懂了，又好像没懂，梳理一下。
​
模拟环路滤波器分别有RC积分滤波器、无源比例积分滤波器、有源比例积分滤波器。

​
上图为有源比例积分滤波器，固有频率${\omega }_n$和阻尼系数$\xi$，${\omega }_n$为$\xi =0$时的振荡频率。
${\tau }_1=R_{1}C$， ${\tau }_2=R_{2}C$ ，则环路滤波器的传输函数为

理想二阶锁相环路的传输模型为 ，其中$K$为环路增益。

令

将其带入$H(s)$，可得

双线性变换公式为
$$s=\frac{2}{T}\frac{1-z^{-1}}{1+z^{-1}}$$
$$z=\frac{1+\frac{T}{2}s}{1-\frac{T}{2}s}$$
则对于理想环路积分滤波器，其数字化系统函数为

令C1、C2为
$$C_1=\frac{2{\tau }_2+T}{2{\tau }_1}$$
$$C_2=\frac{T}{{\tau }_1}$$
则

其系统结构为

滤波器3dB截止频率与时间参数的关系关系为

​
模拟设计方法，若已知环路增益$K$、 阻尼系数$\xi$（常取为0.707） ，取定3dB截止频率$f_c$，即可计算出$C_1$、$C_2$。根据$C_1$、$C_2$的值，在用Verilog实现时，可近似为移位运算。

数字设计方法，利用如下公式，其中$K_z$为环路相位增益，$T$为系统采样周期。

​
以DPSK为例，码速率4MHz，采样频率32MHz，载波频率70MHz。

1.根据环路跟踪状态计算${\omega }_n$范围

码速率$p_s=4$MHz，滚降系数$\alpha =0.8$，则最高频率$f_m=\frac{p_s}{2}+\alpha \cdot \frac{p_s}{2}$MHz。${\omega }_c$需远小于3.6MHz，由

则${\omega }_n<<1.75MHz=11Mrad/s$
2.根据环路失锁门限计算${\omega }_n$范围
环路带宽$B_L$小于7.2MHz，
根据方法1和方法2，${\omega }_n$通常至少取最大值的1/10，则环路快捕带为

如何计算环路增益$K_z=K_o\cdot K_d$，其通常设计为接近于1的值，其中$K_o$为NCO的增益，$K_o=\frac{2\pi }{2^{B_{n}co}}$，$B_{n}co$为NCO的相位累加字位宽，$K_d$为下变频、低通滤波、鉴相三部分级联所产生的线性控制增益，本质上是输入到NCO的最大电压值。下变频乘法器的增益为 两路输入信号有符号数据位宽减2（因为有两个符号位），考虑到三角函数相乘产生的$\frac{1}{2}$乘法因子，故增益再除以2；低通滤波器的量化增益为其单位脉冲响应$h(n)$量化后最大值与量化前最大值之比；鉴相乘法器在使用符号判决时，其不贡献增益。另外环路滤波器一般设计成不贡献增益。

参考文献：锁相环技术原理及FPGA实现_杜勇

其他文献中的方法

参考文献：数字化载波同步环路算法的设计与实现_叶准

其中$K_o$为NCO的增益，NCO的z域传递函数为$N(z)=\frac{K_o{Z}^{-1}}{1-Z^{-1}}$
其中$K_d$为数字鉴相器的增益，其为一个增益为$K_o$的零阶模块。
设计步骤：

1. 选择锁相环的阻尼系数$\xi$，常取0.707
2. 根据锁相环跟踪精度以及跟踪范围的需要确定其等效噪声带宽$B_L$。
3. 根据下式确定自由振动角频率${\omega }_n$。
   
4. 由系统中A/D的电压范围、量化阶数以及NCO输出的量化幅度值计算环路增益，确定滤波器的阶数。
5. 计算其他指标看是否符合要求，如果符合则设计结束，不符合则回到步骤2，直到符合要求为止。

​

​

​

​

​
​​

​​

​